干货：使用Cadence设计折叠式运算放大器

谷谷小师妹

干货：使用Cadence设计折叠式运算放大器

Cadence可以实现电路图输入(Schematic Input)、电路仿真(Analog Simulation)、版图设计(Layout Design)、版图验证(Layout Verification)、寄生参数提取(Layout Parasitic Extraction)以及后仿真(Post Simulation)。

这篇文章我们来学习使用Cadence设计折叠式运算放大器

01设计公式

设计共源共栅运算放大器，使其满足VDD=3.3V，功率P=10mW，输出摆幅为1.95V，增益AV≥80dB。

注意：

i). 所有的pmos管的衬底都必须接电源；所有nmos管的衬底都必须接地

ii). 直接用电压源给出偏置电压。

02设计过程

先给出基本的电路结构：折叠式运算放大器

（电路图）

1）电流分配

由于VDD=3.3V，功率P=10mW，则总的电流为IDS＝10mW/3.3V＝3mA。其次两条支路是完全对称的，所以给每条之路分配1.5mA的电流。而对于折叠电路部分和本身的共源共栅电路部分将每条支路的电流再次分割，这里我们全部采用平分的方式，即M0，M1的电流均为1.5mA；其余mos管（除M9外）的电流均为0.75mA，是每条支路的二分之一；而对于M9的电流值为两个输入支路电流之和，即为1.5mA。

2）过驱动电压分配

输出摆幅要为1.95V，以此为标准分配过驱动电压。M0，M1获得的电流较大，给他们分配相对较大的过驱动电压，即VOD0＝VOD1＝0.4V；而M9管同时流过M8，M10管的电流，也同样具有较大的过驱动电压，给它分配过驱动电压为VOD9=0.4V；而对于其他mos管的过驱动电压的分配考虑pmos管的up一般小于nmos管的un，所以分配给pmos管的过驱动电压一般要大于分配给nmos管的过驱动电压，此处给pmos管分配0.35V过驱动电压，而给nmos管分配0.3V过驱动电压，恰好使输出摆幅为1.95V。

3）宽长比的确定

通过电流与过驱动电压的关系式确定宽长比，由于所有mos管都必须工作在饱和区，所以使用饱和区的电流－过驱动电压的关系：

Nmos管：IDS＝1/2unCOX（W/L）（VGS－Vth）2＝1/2un COXVOD2

＝>（W/L）= (2 IDS)/( unCOX VOD2)

Pmos管：IDS＝1/2upCOX（W/L）（VGS－Vth）2＝1/2upCOXVOD2

＝>（W/L）= (2 IDS)/(upCOX VOD2)

根据公式可得所有mos管的宽长比，分别为：

（W/L）0－1＝388.62；（W/L）2－3＝253.75；（W/L）4－7＝91.3；

（W/L）8＝（W/L）10＝91.3；（W/L）9＝102.7。

03设计结果

针对调整后的MOS其瞬态仿真、AC、DC仿真结果

来源：集成电路小刚