台积电首次披露2纳米制程细节，预计2025年量产

鸣涧

台积电首次披露2纳米制程细节，预计2025年量产


台积电正式公布了其 N2制造技术，该技术计划于 2025 年投入生产，并且台积电将首次使用环绕栅极场效应晶体管结构（GAAFET）。

综合：半导体产业纵横编辑部

晶圆代工龙头台积电于美国当地时间16日举办2022年北美技术论坛，会中揭示先进制程技术、特殊技术的最新成果，首度揭露采用纳米片晶体管架构的2纳米制程细节，台积电表示，预计2025年量产。

台积电北美技术论坛连续2年以线上方式举行，今年于美国加州圣塔克拉拉市恢复举办实体论坛，为接下来几个月陆续登场的全球技术论坛揭开序幕。 此次技术论坛也设置创新专区，聚焦台积电新兴客户的成果。台积电总裁魏哲家表示，身处快速变动、高速成长的数字世界，对运算能力与能源效率需求较以往增加的更快，为半导体产业开启前所未有的机会与挑战。 值此令人兴奋的转型与成长之际，台积电在技术论坛揭示的创新成果彰显公司的技术领先地位，及支持客户的承诺。 台积电正式公布2纳米台积电在技术论坛上，首度推出下一代先进制程N2，也就是2纳米。技术指标方面，台积电披露，N2相较于N3，在相同功耗下，速度快10~15%；相同速度下，功耗降低25~30%，开启高效能新纪元。就纵向对比来看，2纳米之于3纳米的提升，似乎不如3纳米之于5纳米，包括但不限于性能、功耗、密度等所有核心参数。 在微观结构上，N2采用纳米片电晶体（Nanosheet），取代FinFET（鳍式场效应晶体管），外界普遍认为，纳米片电晶体就是台积电版的GAAFET（环绕栅极场效应晶体管结构）。 台积电还表示，N2不仅有面向移动处理器的标准工艺，还会有针对高性能运算和小芯片（Chiplet）的整合方案。时间方面，N2将于2025年量产。 根据台积电最新技术路线图，第一代3纳米（N3）定于下半年量产，3纳米会存在较长时间，后续还有N3E、N3P和N3X。

这意味着台积电将需要提供N3的增强版本，以满足其客户的需求，这些客户仍在寻求每瓦性能的改进以及每年左右的晶体管密度增加。台积电及其客户需要多个N3版本的另一个原因是，该代工厂的N2依赖于使用纳米片实现的全栅场效应晶体管，预计这将带来更高的成本，新的设计方法，新的IP和许多其他变化。虽然尖端芯片的开发人员将很快跳转到N2，但台积电的许多普通客户将在未来几年坚持使用各种N3技术。

四种3纳米制造工艺在研讨会上，代工厂讨论了四种N3衍生的制造工艺（总共五个3纳米级节点） N3E，N3P，N3S和N3X  将在未来几年内推出。这些N3变体旨在为超高性能应用提供改进的工艺窗口，更高的性能，更高的晶体管密度和增强的电压。所有这些技术都将支持FinFlex，这是台积电的“秘诀”功能，大大提高了其设计灵活性，并允许芯片设计人员精确优化性能，功耗和成本。由于N3是为特定类型的应用量身定制的，因此它具有相对较窄的工艺参数区间（产生定义结果的参数范围），因此在良率方面可能并不适合所有应用。这就是N3E发挥作用的时候。新技术提高了性能，降低了功耗，并增加了工艺参数区间，从而提高了产量。但权衡是节点的逻辑密度略有降低。与N5相比，N3E的功耗（在相同的速度和复杂性下）将降低34%或提高18%的性能（在相同的功率和复杂性下），并将逻辑晶体管密度提高1.6倍。值得注意的是，根据台积电的数据，N3E将提供比N4X更高的时钟速度（将于2023年到期）。然而，后者还将支持1.2V以上的超高驱动电流和电压，此时它将能够提供无与伦比的性能，但功耗非常高。总的来说，N3E看起来比N3更通用，这就是为什么台积电在这一点上拥有更多的“3纳米流片输出”而不是在其类似发展点的5纳米级节点并不奇怪。使用N3E的芯片的风险生产将在未来几周内开始，并定于2023年中期。因此，预计商用N3E芯片将在2023年底或2024年初上市。N3的改进并不止于N3E。台积电将在2024年左右推出N3P，这是其制造工艺的性能增强版本，以及N3S，该节点的晶体管密度增强。不过，台积电目前没有透露与基线N3相比，这些变体将提供哪些改进。事实上，在这一点上，台积电甚至没有在其路线图的所有版本中显示N3S，因此尝试猜测其特性确实不是一件好事。最后，对于那些无论功耗和成本如何都需要超高性能的客户，台积电将提供N3X，它本质上是N4X的意识形态继承者。同样，台积电没有透露有关该节点的细节，除了它将支持高驱动电流和电压。我们可能会推测N4X可以使用背面供电，但由于我们正在谈论基于FinFET的节点，而台积电只会在基于纳米片的N2中实现背面电源轨，因此我们不确定情况是否如此。尽管如此，台积电在电压增加和性能增强方面可能有许多优势。 TSMC FINFLEX技术此次技术论坛也推出支持N3与N3E制程的TSMC FINFLEX技术，台积电指出N3将搭配创新的TSMC FINFLEX架构，以精确定制性能，功耗和面积。FINFLEX 技术提供多样化标准组件选择，能精准协助客户完成符合其需求的系统单芯片设计，各功能区块采用最优化的鳍结构，支持所需效能、功耗与面积，同时整合至相同的芯片上。提供芯片设计人员多样化的标准组件选择。 包括支持超高效能、最佳功耗效率与晶体管密度及平衡两者的高效效能。当使用基于 FinFET 的节点时，芯片设计人员可以在使用不同晶体管的不同库之间进行选择。当开发人员需要以性能为代价来最小化裸片尺寸并节省功耗时，他们会使用双栅极单鳍 (2-1) FinFET（见图）。但是，当他们需要在芯片尺寸和更高功率的权衡下最大限度地提高性能时，他们会使用三栅极双鳍 (3-2) 晶体管。当开发人员需要平衡时，他们会选择双栅极双鳍 (2-2) FinFET。 目前，芯片设计人员必须坚持使用一种库/晶体管类型，用于整个芯片或SoC设计中的整个模块。例如，CPU内核可以使用2、3个FinFET来实现，以使其运行得更快，或者使用1、2个FinFET来降低其功耗和占用空间。这是一个公平的权衡，但它并不是所有情况的理想选择，特别是当我们谈论3纳米级节点时，使用起来比现有技术更昂贵。FinFlex不能替代节点专业化（性能，密度，电压），因为工艺技术在单个工艺技术中比ibraries或晶体管结构有更大的差异，但FinFlex似乎是优化台积电N3节点性能，功耗和成本的好方法。最终，这项技术将使FinFET的灵活性更接近于基于纳米片的GAAFET，将提供可调节的通道宽度，以获得更高的性能或降低功耗。 N6e超低功耗平台会中揭示3D IC技术最新成果及推出N6e超低功耗平台。 台积电表示，支持CoW及WoW技术的7纳米芯片已量产， 5纳米技术支持预计2023年完成。台积电2020年技术论坛揭示N12e技术，奠基于此项技术成功，正在开发下一代N6e技术，主要提供边缘人工智能及物联网装置所要求的运算能力及能源效率。台积电表示，N6e技术将以台积电先进的7纳米制程为基础，其逻辑密度可望较N12e多3倍，将成为台积电超低功耗平台的一环，此平台完备的组合涵盖逻辑、射频、模拟、嵌入式非挥发性存储器及电源管理IC解决方案，支持边缘人工智能与物联网应用。 3D Fabric平台台积电公布3D Fabric平台取得的两大突破性进展，一是台积电已完成全球首颗以各应用系统整合芯片堆叠(TSMC-SoICTM)为基础的中央处理器，采用芯片堆叠于晶圆之上(Chip-on- Wafer, CoW)技术将SRAM堆叠为3级缓存；二是使用 Wafer-on-Wafer (WoW) 技术堆叠在深沟槽电容器芯片顶部的突破性智能处理单元。台积电表示，为满足客户对系统整合芯片及其他3D Fabric系统整合服务需求，全球首座全自动化3D Fabric晶圆厂预计下半年开始生产。 2024年将拥有ASML新一代High-NA EUV设备台积电研发资深副总经理米玉杰（Y.J. Mii）在硅谷的台积电技术论坛中透露，台积电将于2024年拥有ASML新一代High-NA EUV设备。台积电将在2024年引入高数值孔径极紫外光（High-NA EUV）光刻机，以满足客户需求并推动创新。 不过，米玉杰没有透露该设备大规模量产的时程。台积电业务开发资深副总经理张晓强补充道，台积电 2024 年并不准备运用新机来生产，主要用于与合作伙伴的研究。TechInsights半导体经济学家G. Dan Hutcheson称，台积电2024年拥有这种设备的重要性在于，台积电将更快速接触到最先进技术。ASML新一代High-NA EUV是迈向2纳米竞争的关键武器，因精密度更高、设计零件更多，机型比前一代大30%，重量超过200公吨的双层巴士大小，估算每台要价4亿美元。新一代High-NA EUV 原型机有望在2023年上半年完成，2024年推出，2025年投入使用，2026年到2030年主力出货。 台积电对手英特尔早前已宣布率先抢下新一代High-NA EUV 机种，预计2025年投产。