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标题: 如何减小DC-DC芯片外围电路体积? [打印本页]

作者: sunsili    时间: 2024-1-24 20:26
标题: 如何减小DC-DC芯片外围电路体积?
本帖最后由 sunsili 于 2024-1-24 20:28 编辑

如何减小DC-DC芯片外围电路体积?


-----本文简介-----
        由于现在小体积设备如手表手环等越来越多,减小DC-DC模块体积也随之变得非常重要,因此本文将探讨如何才能尽量减小DC-DC芯片及其外围电路体积。

----- 正文 -----
一、影响DC-DC模块体积的因素

    1. 常见DC-DC(BUCK)拓扑结构


图1 BUCK电路拓扑结构

    2. 外围器件分析

           在如上图1所示的集成BUCK芯片的外围电路中,输入输出电容、二极管、电感均会影响整个DC-DC模块的体积。二、如何减小电感体积    1. 电感体积与什么参数有关        电感体积与其电感量有关,因为电感是通过绕线来增大感量,所以电感量越大,需要绕的圈数越大,即体积越大。参考下图2,10uH电感体积远大于1uH电感。
图2 1uH-2A(左)与10uH-2A体积对比(右)

        此外电感体积也和额定电流有关,额定电流越大,所需绕线的线径越粗,即体积越大。参考下图3,同样感量额定9A电感体积远大于额定4A的。
图3 1uH-4A(左)与1uH-9A体积对比(右)

    2. 如何降低电感量

        前述可知减小电感体积只有降低电感电流与减小电感量两种方法,而电感电流与输出负载电流有关,这个我们没办法减小,因此只能去减小电感量。
图4 电感计算公式

         BUCK拓扑中电感最小值计算公式如上图4,其中Kind是指一个系数,表示电感器纹波电流与最大输出电流之比,此值一般在0.3左右,除此之外的VIN、VOUT、IOUT均为设计定下来的值,因此只剩下了Fsw可以用来调节电感的值,Fsw是芯片的开关频率。因此从公式可以看出,开关频率Fsw越大,所需电感量就越小。        如下图5和图6,我们以TI的BUCK芯片为例,TPS54332开关频率为1MHz,典型应用推荐电感量为3.3uH,而典型应用与TPS54332输入输出电压及输出电流相差无几的TPS54333的开关频率为285kHz,其推荐电感量达到了15uH,不在一个数量级了。   
图5 TPS54332-1MHz  电感量3.3uH
图6 TPS54333-285kHz  电感量15uH
图7 输出电容计算公式

        同时,如上图7的输出电容公式可以看出,输出电容容量也随开关频率的增大而减小,所以通过提高开关频率来减小体积是一举两得的方式。

        但要知道的是,开关频率过高也不全是优点,过高的开关频率对EMC等可能有负面影响,同时高开关频率带来的损耗也更高,后续出文章介绍,欢迎关注。

三、其他减小DC-DC模块体积的方法

    1. 干掉二极管

        选择如下图8所示的同步型BUCK芯片,由于同步型DC-DC不需要续流二极管,取而代之的是芯片内置的开关管,因此外围电路体积得以缩小。
图8 同步型DC-DC(BUCK)拓扑

    2. 从输入输出电容入手

       为了滤除不同频段的杂波,通常输入输出电容都是并联多个,而在极端体积限制时,只要满足纹波等参数要求,可以减少输入输出电容数量;同理也可以通过减小其容值以缩小体积。 四、总结    根据以上分析,选择高开关频率的同步型DC-DC芯片将会是最能减小外围电路体积的方式。







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